Outre les entreprises EDA, IP et SoC, le DAC de cette année s'est distingué par le nombre d'organismes sectoriels qui faisaient la promotion de leur marque de technologie particulière et établissaient des normes que l'industrie devrait suivre.

Accellera , le corps promouvant la conception de niveau de système, les normes de modélisation et de vérification, a été lié à plusieurs des principales compagnies du secteur, avec des annonces autour des normes d'EDA et d'IP.

La mission d'Accellera est de fournir un langage de plate-forme pour améliorer la conception et la vérification et la productivité des produits électroniques, a déclaré Lu Dai, directeur de l'ingénierie chez Qualcomm et Accellera à l'annonce de la norme Portable Test and Stimulus Standard 1.0. par l'organisation.

La spécification - disponible en téléchargement gratuit - permet à l'utilisateur de spécifier l'intention et les comportements de vérification une fois et de les utiliser sur plusieurs implémentations et plates-formes.

La nouvelle norme est disponible immédiatement pour Télécharger gratuitement.

Une représentation unique des scénarios de test et de couverture pour la vérification matérielle et logicielle peut être utilisée par de nombreux utilisateurs à différents niveaux d'intégration et sous différentes configurations pour générer la simulation, l'émulation, le prototypage FPGA et les implémentations post-silicium.

Dai pense que la norme aura un impact profond sur l'industrie, car elle détournera l'attention de la vérification au niveau du système et augmentera la productivité des concepteurs en utilisant une spécification de test portable sur plusieurs plates-formes pour la conception et la vérification.

La norme définit un langage spécifique à un domaine et des déclarations de classe C ++ équivalentes sémantiquement et crée une représentation unique de scénarios de stimulus et de test basés sur des langages de programmation orientés objet, des langages de vérification matérielle et des langages de modélisation comportementale. Le résultat peut être utilisé par l'ensemble de l'équipe de conception, à partir des disciplines de vérification, de test et de conception, et sous différentes configurations et sélectionner les meilleurs outils de différents fournisseurs pour les exigences de vérification. La norme utilise des constructions natives pour le flux de données, la concurrence et la synchronisation, les besoins en ressources, les états et les transitions.

Au CAD, Cadence a annoncé que Système de vérification Perspec L'outil de conception prend en charge la norme Portable Test and Stimulus. Partie de la Vérificateur Cette suite d'outils automatise les fermetures de la couverture SoC dans les secteurs de l'automobile, des mobiles et des serveurs, et prétend également améliorer la productivité des tests au niveau du système d'un facteur 10.

Perspec System Verifier fournit une approche basée sur un modèle abstrait pour définir les cas d'utilisation de SoC à partir du modèle PSS et utilise des diagrammes d'activité UML (Unified Modeling Language) pour visualiser les tests générés.

Les tests Perspec System Verifier sont optimisés pour chaque outil de la Suite de vérification, y compris la Simulation logique parallèle Cadence Xcelium, la plate-forme d'émulation Palladium Z1 Enterprise et la plate-forme de prototypage Protium S1 FPGA. L'outil s'intègre également à la plate-forme vManager Metric-Driven Sign-off de la société pour prendre en charge la nouvelle couverture de cas d'utilisation dans le PSS. Il génère des tests qui peuvent utiliser l'IP de vérification (VIP), de sorte que le contenu de la vérification peut être réutilisé via la méthodologie PSS, pour accélérer la vérification du SoC.

Une autre société soutenant le PSS est Mentor. La société sa prochaine version de l'outil Questa inFact soutiendra la norme. (La société a fait don de sa technologie Questa inFact à l'organisation en 2014 et c'est la base de la norme, affirme l'entreprise.)

Il estime que le PSS va augmenter l'adoption stimulus portable dans une utilisation plus large, et aider les ingénieurs IC collaborer efficacement dans la conception de produits pour les marchés nouveaux et émergents, tels que l'intelligence artificielle (AI), la communication sans fil 5G et la conduite autonome.

Questa inFact utilise des techniques d'apprentissage automatique et d'exploration de données pour augmenter la productivité jusqu'à 40 fois, selon Mentor, et à travers plusieurs phases du développement de circuits intégrés. Les concepteurs peuvent effectuer des analyses de performance et de puissance au niveau IC, les ingénieurs de vérification peuvent atteindre des niveaux de couverture plus élevés, les ingénieurs de validation peuvent entièrement intégrer le matériel et les logiciels, et les ingénieurs de test peuvent analyser et optimiser leurs environnements de test de régression. chef de groupe marketing produit, division Mentor IC Verification Solutions.

La société a perfectionné l'outil afin de se conformer à PSS au fur et à mesure de son évolution et a ajouté l'apprentissage de la classification appliquée à sa technologie graphique Questa inFact pour permettre le ciblage de scénarios non encore vérifiés. Cela accélère la réalisation des objectifs de couverture au niveau du bloc IP et augmente l'utilité des tests Bare Metal au niveau IC. L'outil apprend à partir de chaque scénario suivant pendant la simulation ou l'émulation.

L'application de la technologie d'exploration de données étend l'application du stimulus portable au-delà de la vérification. Il permet à l'outil de collecter et de corréler l'activité au niveau transaction pour caractériser les paramètres de performance de conception de circuits intégrés, tels que l'efficacité et la bande passante du routage, la latence au niveau du système, la cohérence du cache, l'efficacité de l'arbitrage et les performances. Il peut également analyser et optimiser les environnements de test de régression, pour éviter le besoin de cycles de simulation et d'émulation.

L'outil peut être utilisé pour générer des scénarios de test UVM SystemVerilog pour la couverture fonctionnelle au niveau du bloc IP avec le simulateur Questa, puis réutiliser les scénarios de test pour générer des tests C / C ++ pour la génération de trafic avec l'émulateur Veloce. . Il peut également être utilisé pour générer du code d'assemblage au niveau du système pour la vérification des ensembles d'instructions et des scénarios C / C ++ pour l'exploration architecturale avec le système de prototypage virtuel Vista. Lorsqu'il est utilisé avec le jeu d'outils Catapult High-Level Synthesis de Mentor, il peut générer des scénarios C / C ++ avant et RTL après, la synthèse comportementale.