Moscone Center, San Francisco, sera l'hôte du CAD 25-28 juin

OneSpin Solutions et Austemper Design Systems mettra en évidence les outils de vérification de la sécurité fonctionnelle. Austemper se concentrera sur le développement de systèmes stratégiques, avec la suite d'outils KaleidoScope qui prend en charge la conception analogique pour la propagation simultanée de pannes de signaux mixtes. La suite d'outils automatisée comporte des capacités d'analyse, de synthèse et de vérification de la sécurité pour les applications orientées certification. Il est utilisé pour les conceptions automobiles à grande échelle dans ADAS et la conduite autonome. La simulation de panne simultanée comprend des simulations recommandées par l'ISO 26262 pour se conformer aux exigences ASIL.

La société s'est récemment associée à OneSpin Solutions pour adopter une méthodologie soutenue par des outils pour les applications de sécurité fonctionnelle, combinant un flux de conception et de vérification, qui sera démontré au stand OneSpin. Les mécanismes de sécurité du matériel sont insérés dans les conceptions de puces et les outils de OneSpin Solutions vérifient formellement la logique de sécurité du matériel. La vérification d'équivalence garantit que la logique de sécurité insérée n'affecte pas la fonctionnalité régulière et l'analyse de détection de défaut vérifie que les mécanismes de sécurité fonctionnent correctement en cas d'erreurs aléatoires.

OneSpin fait également la promotion de son kit de qualification d'outil, après vérification par TÜV SÜD de ses processus de développement d'outils. Le kit initial est disponible pour l'outil EDA 360 EC-FPGA de la société, un contrôle d'équivalence séquentielle automatique qui empêche les flux de conception FPGA d'introduire des erreurs de mise en œuvre. Le kit est certifié ISO 26262, IEC 61508 et EN 50128.

Perspectives FPGA

Toujours avec la conception FPGA, Plunifier a collaboré avec Xilinx pour proposer la suite de design Vivado dans le cloud, via la plateforme Plunify Cloud. Les concepteurs paient aussi peu que 50c pour compiler un projet Vivado sur le cloud Amazon Web Services (AWS), y compris les licences.

La société démontrera également des améliorations à son logiciel de fermeture de synchronisation InTime pour optimiser la synchronisation FPGA dans le nuage (Figure 1). La méthodologie d'optimisation InTime peut améliorer la fréquence d'horloge de 20 à 80% et répondre aux exigences de temps en jours plutôt qu'en semaines grâce à l'apprentissage automatique. Le logiciel accélère également la fermeture et l'optimisation du timing et est accessible via le cloud.

Promouvoir la technologie eFPGA, Achronix Semiconductor collabore avec un spécialiste de la propriété intellectuelle JETER augmenter le débit et faire des économies dans le stockage de la mémoire.

Les deux exposants expliqueront comment l'IP de compression sans perte de CAST a été porté sur le portefeuille FPGA d'Achronix pour une utilisation dans les applications de transfert de données de centre de données et mobile. L'implémentation matérielle du standard de compression sans perte pour Deflate, GZIP et ZLIB est compatible avec les implémentations logicielles utilisées pour la compression ou la décompression pour fournir un débit de 100Gbit / s avec une faible compression et une faible latence, couplée à la technologie Speedcore eFPGA données à faible consommation d'énergie.

CAST a porté son IP sur les FPGA d'Achronix

Efficacité énergétique

Parlant de la gestion de l'énergie, un autre exposant, Baum, identifie l'efficacité énergétique comme le domaine le plus sous-développé dans la conception des puces. Son outil automatisé d'analyse et de modélisation de puissance est conçu pour les projets automobiles, IoT, mobiles, réseaux et serveurs. PowerBaum 2.0 (Figure 3) prend en charge la puissance dynamique et statique, en tenant compte des descriptions RTL et netlist, et ajoute la prise en charge de l'analyse de l'alimentation avec l'émulation matérielle. Cela, dit l'entreprise, permet aux ingénieurs de corriger les bugs de puissance dans des scénarios logiciels réalistes. L'outil prend également en charge l'analyse avec des températures arbitraires spécifiées par les concepteurs, afin d'évaluer les effets de la température sur la consommation électrique d'un design.

Chez DAC, la société présentera également PowerWurzel, un moteur d'analyse de puissance au niveau de la porte à intégrer à PowerBaum pour la modélisation de puissance.

Figure 3 Les outils de Baum analysent l'efficacité énergétique

Des outils de conception et de vérification SoC basés sur le cloud pour la conception de circuits intégrés Métrique inclure le simulateur de nuage et le gestionnaire de vérification, conçus pour gérer les besoins et les ressources de simulation, en les ajustant vers le haut ou vers le bas chaque minute. La société affirme que Google Cloud offre une capacité de simulation SystemVerilog compatible UVM illimitée et une gestion de vérification native basée sur le Web pour des temps de régression plus rapides, des erreurs de code de ligne réduites et une couverture de code prévisible.

En plus des exposants, l'événement accueille des sessions techniques et un programme de discours abordant des sujets d'actualité. Cette année, par exemple, Cadence organisera un tutoriel sur «la sécurité fonctionnelle et la fiabilité pour les applications automobiles», et un sur l'apprentissage automatique («l'apprentissage automatique rend la reconnaissance vocale encore plus performante»). Un discours d'Anna-Katrina Shedletsky, Instrumental, le lundi 25 juin, portera sur «l'automatisation de l'intelligence: l'apprentissage automatique et l'avenir de la fabrication». Utiliser le ML et l'IA pour la robotique sociale assistée (SAR) est exploré dans le discours de jeudi par Maja Matarić, Université de Californie du Sud qui présentera «Automation vs Augmentation: Robotocs socialement Assistive et l'Avenir du Travail».

Un autre discours préconise le RISC-V comme moyen de libérer les architectes des architectures d'ensembles d'instructions propriétaires (ISA). David A Patterson, Google et l'Université de Californie, présenteront «Un nouvel âge d'or pour l'architecture informatique: Accélérateurs spécifiques au domaine et Open RISC-V».

Un nouvel espace cette année au CAD est le Design Infrastructure Alley. L'initiative du Alliance ESD et Association pour les professionnels de l'informatique à haute performance est un espace dédié à l'infrastructure informatique pour la conception de systèmes et de composants électroniques. Outre les exigences en matière de calcul et de stockage pour la conception et la gestion de l'utilisation du cloud, un pavillon dédié au Design-on-the-Cloud traite de la gestion des licences, de l'informatique en grille et de la sécurité des données.